verilog的时钟信号产生
时钟激励的产生：
方式一:
initial
begin
clkpci_33 = 0;
clk53p125 = 0;
end
always #9 clk53p125=~clk53p125;
always #15 clkpci_33=~clkpci_33;
方式二：
initial
begin
clk = 0；
forever #20 clk = ~clk;
end
方式三：
always
begin
#20 clk = 0;
#20 clk = 1;
end