LCD1602显示之FPGA

    本科准备电赛的时候，学习单片机，由于自己没有LCD，没有碰。刚开始学FPGA时候，刚准备学LCD，自己又出了些事，后来一直忙到现在。如今再来看看LCD，感触颇多，废话不多说，代码加文档走起。

      lcd1602应该算是一个难点，不管是对于单片机的学习还是FPGA的学习。因为里面涉及到时序分析，地址度写，数据读写，指令读写，建立时间和保持时间，还有操作流程会变的复杂，这些都给刚学习的人一些困惑或是难以理解。在我的博文中，一直贯彻的理念是，希望能够起到抛砖引玉的作用，尽量将思考的过程描述清楚，而不是简单的写出相关知识和代码。

1.文档分析：

     关于lcd1602的文档有很多，自己搜索一下网。市面上绝大部分都是基于HD44780，所以这里的控制显示等都是一样的。HD44780内置了DDRAM、CGROM、CGRAM.其中要让lcd显示就需要将DDRAM的相应地址写入数据。

问题2：为何写个41H，就可以显示为"A"呢？

       对于这个问题，就需要理解CGROM和CGRAM的作用。在芯片HD44780中内置了192个常用字符的字模，存于CGROM（character generate ROM）中，还有8个允许用户自定义字符（也就是可以显示八个中文字）的RAM，也就是CGRAM。具体描述为下图：

上图红框里面表示为CGRAM，字模代码为：00H-0FH；ASCII的字模代码为：20H-7FH；日文和希腊字符的字模代码为：A0H-FFH；10H-1FH和80H-9FH没有使用。

问题3：我要任意显示一个字母，数字怎么办？

      这个问题是接着上面一个问题而言，具体就是：在1602中我要在某一行某个位置显示我想要的数字或是字母，我应该对应DDRAM地址写个什么样的八位数据？例如，我想显示“1”，那不是就写个01H呢？此时就需要一个思维转换，我们要显示的“1”不再是一个数据，而是需要转换为一个图案，可以看到上图有1的图案，该图案对应了31H，所以需要显示一个“1”，我们就需要给1602的数据总线（DB7--DB0）输入31H。以此类推，例如我们需要输入kb129 is a good man，于是就需要给1602顺序输入：6BH，62H，31H，32H，39H ，20H（空格），69H，73H，20H，61H，20H，67H，6FH，6FH，64H，20H，6DH，61H，6EH。

问题4：那显示汉字怎么办呢？ 

       问题2中解决了显示任意一个字母和数字，但是汉字在图中找不到汉字，怎么办？这时候需要使用CGRAM了，先用字模软件，将对应汉字的变为二进制数。

然后就需要将这8个8bit数据写入CGRAM中，写CGRAM需要使用指令：

最后就是显示，也就是如果需要将“电”显示在1602中，就讲地址指针指向DDRAM，然后写数据为00H。

2.关注时序

      上面已经了解到要让1602显示就需要将特地的地址输入特地的值，如果你刚接触1602，此时一定特别想了解怎么将上面的思路转换为verilog代码。但是一定需要注意时序问题，1602的读写时序为：

代码显示结果：

1.代码顶层

//data: 2014-04-28
//addr: kb129
//info: this is the top of the LCD
module lcd_1602(
         clk_50M,
         rst,
         en,
         RS,
         RW,
        data
 );
input      clk_50M;
input      rst;
output    en;
output    RS;
output    RW;
output    [7:0] data;
wire        clk_500;
clk50M_500   u_clk50M_500
(
    .clk_50M(clk_50M),
    .rst(rst),
    .clk_500(clk_500)
 ); 
lcd_show u_lcd_show
(
     .clk_LCD(clk_500),
     .rst(rst),
     .en(en),
     .RS(RS),
     .RW(RW),
     .data(data)
 );
endmodule
2.时钟模块

//data: 2014-04-28
//addr: kb129
//info: change the clk 50Mhz to 500Hz
module clk50M_500(
      clk_50M,
      rst,
      clk_500
 );
input         clk_50M;
input         rst;
output      clk_500;

reg    [8:0] cnt_1;
reg    [7:0] cnt_2;
reg           clk_500hz;
always@(posedge clk_50M)
begin
      if(!rst)
           begin
                 clk_500hz <= 0;
                     cnt_1   <= 0;
                     cnt_2   <= 0;
            end
 else if(cnt_2==8'd199)
            begin
                    cnt_2 <= 0;
                    if(cnt_1==9'd499)
                          begin
                                cnt_1   <= 0;
                                clk_500hz <= ~clk_500hz;